2025 福州大学数字逻辑笔记

破防了 QAQ

（永恒的经典：【考试周破防】4K 高清重制版）

教学内容与考核标准

内容：基本知识、逻辑运算、逻辑函数化简、逻辑门电路、组合逻辑电路、触发器、时序逻辑电路、中规模逻辑电路

理论 40 学时 + 实验 36 学时

考核方式：雨课堂考勤 + 课程中心作业 + 期末考试

期末考试题目分布

• 单选题 1 * 10 = 10 分
• 填空题 2 * 10 = 20 分
• 化简题 3 * 5 = 15 分
• 分析题 3 题 25 分
• 设计题 3 题 30 分

数制

常用数制：十进制 (Decimal)、二进制 (Binary)、十六进制 (Hexadecimal)、八进制 (Octal)

数字的表示法：

$$(N)_R = (K_nK_{n-1}...K_{1}K_{0}.K_{-1}K_{-2}...)_R = K_n × R^{n} + K_{n-1} × R^{n-1} + ... + K_{1} × R^{1} + K_{0} × R^{0} + K_{-1} × R^{-1} + K{-2} × R{-2} + ...$$

第二个等号后面的表示法称为 “按权展开法”。注意十六进制数的按权展开需要将字母换成对应的十进制数

数制转换

按权展开法会将数字转换成十进制的，因此其他进制转十进制非常简单。下面介绍其他进制转换。

1. 十进制转二进制

正规方法：整数除 2 取余；小数乘 2 取整。

其他方法：按位展开，逐次递减

2. 二进制转八进制

整数从右到左、小数从左到右，将数字按三位三位划分（三位二进制数最多表示到 7），不足三位的用 0 补齐。然后分别计算三位数字对应的八进制数，连接起来即可。

$$(11100101.01)_2 = (011)_2(100)_2(101)_2.(010)_2=(3)_{8}(4)_{8}(5)_{8}.(2)_{8}=(345.2)_8$$

八转二是逆过程，每一个八进制数用三位二进制数表示即可。

3. 二进制转十六进制

整数从右到左、小数从左到右，将数字按四位四位划分（四位二进制数最多表示到 F，即 15），不足四位的用 0 补齐。然后分别计算四位数字对应的十六进制数，连接起来即可。

$$(11100101.01)_2 = (1110)_2(0101)_2.(0100)_2=(\text{E})_{16}(5)_{16}.(8)_{16} = (\text{E}5.8)_{16}$$

十六转二是逆过程，每一个十六进制数用四位二进制数表示即可。

有符号数表达

对于有符号数，数字的最高位（最左端）是符号位，用 “0” 表示正数，用 “1” 表示负数。符号位之后的位才表示数值。例如 $01010 = +1010 = +10$

通常将用 “+”、“-” 表示正、负的二进制数称为符号数的真值，而把将符号和数值一起编码表示的二进制数称为机器数或机器码。

1. 原码

数值位和无符号数一样，再加上符号位，就得到了原码。整数的符号位加在数值位最高位的左端，小数的符号位在整数部分上。

如 $+1101$ 的原码是 $01101$，$-1101$ 的原码是 $11101$；$+0.1011$ 的原码是 $0.1011$，$-0.1011$ 的原码是 $1.1011$。

原码虽然表示简单，但计算较为不便。例如，$9+(-3) = 6$，但在原码表示中，$9+(-3)=(01001)_2+(10011)_2=(11100)_2=-12$，很明显是错误的！

2. 反码

相比原码，正数反码不变，而负数反码的数值位按位取反。如 $+1101$ 的反码是 $01101$，而 $-1101$ 的反码是 $10010$。

反码是解决原码带来的计算问题的一个过渡方案。这句话的意思是：它仍然有问题。比如反码仍然算不对上面的 $9+(-3)$。

原码和反码还会多出来一个 “正负 0” 问题：“正 0” 表示为 $0000\ 0000$，而 “负 0” 表示为 $1000\ 0000$

3. 补码

相比原码，正数补码不变，而负数补码的数值位按位取反后还要对最低位加 1。如 $-1101$ 的补码是 $1(0010+1)=10011$，$-0.1101$ 的补码是 $1.(0010+1)=1.0011$

补码解决了原码和反码的计算问题，这次就算对了 $9+(-3)$ 。

补码也解决了 “正负 0” 问题：对于 8 位二进制数，“负 0” 的补码仍然是 $0000\ 0000$，因为第 9 位因溢出而舍弃。

计算机中的运算均采用补码形式。

码制

如果说数制表示数字，那么码制就表示信息。

BCD 码

BCD 码全称二 - 十进制 (Binary Coded Decimal) 码，通过四位二进制数对一位十进制数编码以传递信息。例如，对于十进制的 $12$，我们不是直接转换成 $1100$，而是对 $1$ 和 $2$ 分别进行 BCD 编码。

BCD 码有何好处？首先是转换方便。计算机只需要每四位二进制数按照映射表转换成一位十进制数，然后拼接即可得到完整的十进制数字，这比整体按权展开要容易得多。

其次，由于 BCD 按位编码，所以它可以精确表示十进制小数。如 $0.1$ 在一种 BCD 码下表示为 $0000.0001$，但如果乘 2 取整就会得到一个无限循环小数 $0.000110011001100...$，计算机无法精确表示一个具有无限位的数，于是会出现精度问题。

本课主要学习 8421 码和余 3 码，2421 码仅作了解

1. 8421 码

8421 码是最常用的一种有权码。8421 码到十进制的转换和普通二进制数相同（按权展开），它们表示出来的 0 ~ 9 也完全相同。注意，1010 ~ 1111 是冗余码。

8421 码按位编码，如：

$$(258)_{10}=(0010\ 0101\ 1000)_{\text {8421 码}}$$

$$(0001\ 0001\ 0100\ 0101)_{\text{8421}}=(1145)_{10}$$

8421 码之间的计算：如果某一位的和 ≤ 9，且没有产生进位，无需调整；如果某一位的和 > 9，或者产生了进位（虽然和 ≤ 9 但向高位进了一位），则必须进行加 6 调整（即加上 $0110$）。和之后的余 3 码相比，8421 码的调整规则就多了一点。

$$17 + 18 = 0001\ 0111 + 0001\ 1000 = 0010\ 1111\text {(进位 + 低四位和 > 9, 需要调整)}$$

$$\text {调整：} 0010\ 1111+ 0000\ 0110=(0011\ 0101)_{\text {8421 码}}=35$$

2. 2421 码

2421 码也是一种有权码，它的权是 2、4、2、1。0101 ~ 1010 是冗余码。

2421 码是一种对 9 的自补代码，可以给运算带来方便。对 9 自补意味着一个数的 2421 码只要自身按位取反，便可以得到该数对 9 的补数的 2421 码。

$$(258)_{10}=(0010\ 1011\ 1110)_{\text {2421 码}}$$

$$(0001\ 0001\ 0100\ 1011)_{\text {2421 码}}=(1145)_{\text {2421 码}}$$

$$(4)_{10}=(0100)_{\text {2421 码}}\xrightarrow {\text {按位取反}}(1011)_{\text {2421 码}}=(5)_{10}$$

3. 余 3 码

余 3 码是 8421 码加上 0011 形成的一种无权码，因其比 8421 码多 3 而得名，如 $(5)_{10} = (0101)_{\text {8421 码}}+(0011)_{2}=(1000)_{\text {余 3 码}}$。0000、0001、0010、1101、1110、1111 是冗余码。

余 3 码同样是一种对 9 的自补代码。两个余 3 码相加的运算规则是：如果有进位，结果每四位加 3；如果没有进位，结果每四位减 3。注意将结果转换回十进制时使用的是余 3 码。

余 3 码同样按位编码。

$$(256)_{10}=((0010)_{8421}+(0011)_2\ \ (0101)_{8421}+(0011)_{2}\ \ (0110)_{8421}+(0011)_{2})_{\text {余 3 码}}=(0101\ 1000\ 1001)_{\text {余 3 码}}$$

$$(1000\ 1001\ 1001\ 1011)_{\text {余 3 码}}=(5668)_{10}$$

计算：

$$13 + 67 = 0100\ 0110 + 1001\ 1010 = 1110\ 0000\text {(进位，需要调整)}$$

$$\text {调整：} 1110\ 0000 + 0011\ 0011 = (1011\ 0011)_{\text {余 3 码}} = 80$$

几种 BCD 码的映射表：

可靠性编码

用于校验 / 纠错，提高信息传输的可靠性。

从 BCD 码转到可靠性编码，中间需要先转到二进制码。例如 $(01001000)_{\text {8421 码}}=(110000)_{2}=(101000)_{\text {格雷码}}$

由于 8421 码的低四位和二进制码相同，因此在转换小等于 4 位的 8421 码时，可以直接转换成格雷码

格雷码

格雷码的特点：任意两个相邻的数，其格雷码仅有一位不同。可以有效避免多位跳变，提高系统可靠性。

二进制码转格雷码：

$$\text {设二进制码为}\ B = B_{n-1} B_{n-2} … B_{i + 1} B_i … B_1B_0\text {，对应格雷码为} G = G_{n-1} G_{n-2} … G_{i + 1} G_i … G_1G_0$$

有：

$$G_{n-1} = B_{n-1}\text {（最高位相同）}$$

$$G_i = B_{i + 1} ⊕ B_i\text {（其他位为高位二进制与当前位异或）}$$

格雷码转二进制码：

逆向计算。二进制码的最高位（最左边）与格雷码的最高位相同。将产生的每一位二进制码，与下一位相邻的格雷码异或（舍去进位），作为二进制码的下一位。

即：

$$B_{n-1} = G_{n-1}\text {（最高位相同）}$$

$$B_{i} = B_{i+1} ⊕ G_{i}$$

每位 $B_{i}$ 最终可以全部用格雷码表示。

奇偶校验码

奇偶校验码仅校验，不纠错（因为无法判断出错位置），只能检测奇数个 bit 错误。

• 奇校验

  如果给定一组数据位中 1 的个数是奇数，补一个 bit（0 或 1）在最右方，使得总的 1 的个数是奇数。例：0000001, 补一个 bit 为 0, 得到 00000010。
  校验时，对接收数据（含校验位）逐位相加，对 2 取余。如果余数为 1，则奇校验通过。

• 偶校验

  如果一组给定数据位中 1 的个数是奇数，补一个 bit（0 或 1）在最右方，使得总的 1 的个数是偶数。例：0000001, 补一个 bit 为 1, 得到 00000011。
  校验时，对接收数据（含校验位）逐位相加，对 2 取余。如果余数为 0，则偶校验通过。

异或的 “不进位加法” 性质和此校验方法相似。

reference: 奇偶校验位

逻辑代数基础

逻辑代数是逻辑电路的数学表达。

代数系统概述

逻辑变量以大写字母表示。逻辑变量的取值只有 “0” 和 “1” 两种可能

三大基本逻辑运算：

• 与 (AND)
  • $F = A\cdot B$
  • 对应逻辑电路中的 “或门”
• 或 (OR)
  • $F = A+B$
  • 对应逻辑电路中的 “与门”
• 非 (NOT)
  • $F = \overline{A}$
  • 对应逻辑电路中的 “非门”/“反相器”

在一个表达式中，如果既有与运算又有或运算，则按先与后或的规则进行运算。

五大公理：

1. 交换律

2. 结合律

3. 分配律

• $A+(B\cdot C) = (A+B)\cdot (A+C)$
• $A\cdot (B+C) = A\cdot B + A\cdot C$

4. 0-1 律

• $A + 0=A$，$A\cdot 0 = 0$
• $A + 1 = 1$，$A\cdot 1 = A$

5. 互补律

• $A + \overline{A} = 1$，$A\cdot \overline{A}=0$
• $\overline{A}$ 唯一存在

三种基本逻辑运算可以描述各种逻辑关系，对这些关系使用数学描述，即可得到逻辑函数。

$$F=f{(A_1,A_2,...,A_n)}$$

逻辑函数的取值同样是 “0” 或 “1”。如果对应于逻辑变量 $A_1,A_2,...,A_n$ 的任意一组取值，逻辑函数 $F_1$ 和 $F_2$ 的取值均相等，则 $F_1 = F_2$。

表示逻辑函数的方法，除了上面给出的逻辑表达式之外，还有真值表和卡诺图两种。

基本定理

由五大公理可推出八大定理：

1. 0-1 律

2. 重叠律（你，莫的选择）

• $A+A=A$，$A\cdot A =A$

3. 吸收律

• $A+A\cdot B=A$，$A\cdot (A+B)=A$

4. 消除律

• $A+\overline{A}\cdot B = A + B$，$A\cdot (\overline{A}+B)=A\cdot B$

5. 对合律（双重否定表肯定）

• $\overline{\overline{A}}=A$

6. 互补律

• $\overline{A+B}=\overline{A}\cdot \overline{B}$，$\overline{A\cdot B} = \overline{A} + \overline{B}$

7. 并项律

• $A\cdot B+A\cdot \overline{B} = A$，$(A+B)\cdot (A+\overline{B})=A$

8. 包含律

• $A\cdot B+\overline{A}\cdot C+B\cdot C=A\cdot B+\overline{A}\cdot C$
• $(A+B)\cdot (\overline{A}+C)\cdot (B+C)=(A+B)\cdot (\overline{A}+C)$

重要规则

三个重要规则：

1. 代入规则

$A(B+C)=AB+AC$，令 $C=C+D$，则 $A[B+(C+D)]=AB+A(C+D)$

2. 反演规则（德・摩根定理）

一切运算 “反过来”：“$\cdot$” 和 “$+$” 互换，“0” 和 “1” 互换，原反变量互换，保持运算顺序不变（如原式中的乘法优先于加法，反演后从乘法得到的加法仍然优先于从加法得到的乘法）。

$F=\overline{A}+\overline{B}\cdot (C+\overline{D}E) \rightarrow \overline{F}=A\cdot [B+\overline{C}\cdot (D+\overline{E})]$

可以求反函数。

1. 对偶规则

与反演规则相比，对偶规则不需要原反变量的互换。得到的是函数的对偶式 $F'$

$F=\overline{A}+\overline{B}\cdot (C+\overline{D}E) \rightarrow F'=\overline{A}\cdot [\overline{B}+C\cdot (\overline{D}+E)]$

如果 $F=F'$，则 $F$ 为自对偶函数。

如果 $F=G$，则 $F'=G'$。

复合逻辑

1. 与非逻辑

$F=\overline{A\cdot B\cdot C \cdot ...}$

与非逻辑可以检测全 1 序列

使用与非逻辑可以实现与、或、非三种基本运算

• 与：$F=\overline{\overline{A\cdot B}\cdot 1}=\overline{\overline{A\cdot B}}+0=A\cdot B$

• 或：$F=\overline{\overline{A\cdot 1}\cdot\overline{B\cdot 1}}=\overline{\overline{A\cdot 1}}+\overline{\overline{B\cdot 1}}=A+ B$

• 非：$F=\overline{A\cdot 1}=\overline{A} + 0=\overline{A}$（未使用的输入端全部挂高接 1）

2. 或非逻辑

$F=\overline{A+B+C+...}$

或非逻辑可以检测全 0 序列

使用或非逻辑同样可以实现与、或、非三种基本运算

• 与：$F=\overline{\overline{A + 0} + \overline{B + 0}}=\overline{\overline{A + 0}}\cdot\overline{\overline{B+0}}=A + B$

• 或：$F=\overline{\overline{A + B}+ 0}=\overline{\overline{A+B}}\cdot 1=A+B$

• 非：$F=\overline{A + 0}=\overline{A}\cdot 1=\overline{A}$（未使用的输入端全部挂低接 0）

1. 与或非逻辑

$F=\overline{AB+CD+...}$

使用与或非逻辑也可以实现与、或、非三种基本运算，但实际应用中成本较高，因此与或非逻辑更多用于实现与化简逻辑函数。

4. 异或逻辑

$F=A⊕B=\overline{A}B+A\overline{B}$

相同为 0，不同为 1。异或可以检测二进制数据中 1 个数的奇偶性

快速计算方法：异或是 “不进位加法”。例如 $1⊕0⊕1 = 1+0 + 1=(1) 0 = 0\text {（舍去进位）}$

5. 同或逻辑（异或非）

$F=A⊙B=\overline{A}\overline{B}+AB$

相同为 1，不同为 0。同或可以按位检测二进制是否相等

同或和异或既互为相反，又互为对偶。由于同或可以由异或取反得到，因此实践中通常用异或实现同或。

逻辑函数表达式

基本形式

• 与 - 或表达式（积之和）

例如：$F=\overline{A}B+A\overline{B}C+C$

• 或 - 与表达式（和之积）

例如：$F=(\overline{A}+B)(A+\overline{B}+C)D$

混合表达式是 “两不像”，例如 $F=(AB+\overline{C})(A+\overline{B}C)+D$ 既不属于与 - 或表达式，也不属于或 - 与表达式

逻辑函数的基本形式是不唯一的。

最小项和最大项

• 最小项

包含所有 $n$ 个变量的与项，共有 $2^n$ 种组合。每个变量以原变量或反变量形式出现且仅出现一次，在 $2^n$ 种变量组合中，每个最小项仅在一种组合下为 1，其余均为 0

相同变量构成的不同最小项的与和必定为 0；全部最小项的或和必定为 1。

• 最大项

包含所有 $n$ 个变量的或项，也有 $2^n$ 种组合。每个变量以原变量或反变量形式出现且仅出现一次，在 $2^n$ 种变量组合中，每个最大项仅在一种组合下为 0，其余均为 1

相同变量构成的不同最大项的或和必定为 1。

相同变量构成的最大项 $M_i$ 和最小项 $m_i$ 互补，即 $M_i=\overline{m_i}$。

对于相同变量，若用最小项列表表示为 $\sum m(S_m)$，那么它的最大项列表 $\prod M(\cdots)$ 中的下标，恰好是全体下标中没出现在最小项列表里的那些，即 $\sum_{i \in S_m} m_i = \prod_{j \notin S_m} M_j$

最小项和最大项的序号按照二进制转换成十进制，注意最小项中原变量为 1，而最大项中反变量为 1。例如，最小项 $AB\overline{C}D$ 对应的二进制位是 $1101$，对应 $m_{13}$；最大项 $A+B+\overline{C}+D$ 对应的二进制位是 $0010$，对应 $M_{2}$

如果两个最小/大项之间只有一项的原反性不同，则这两个最小/大项在逻辑上相邻。例如 $AB$ 和 $\overline{A}B$ 逻辑相邻，而 $AB$ 和 $\overline{A}\overline{B}$ 在逻辑上不相邻。

标准形式

用 $m_i$ 或 $M_i$ 替代变量。

• 标准与 - 或（最小项）

$$F(A,B,C)=\overline{A}\cdot\overline{B}C+\overline{A}B\overline{C}+A\overline{B}\cdot\overline{C}+ABC=m_1+m_2+m_4+m_7=\sum{m(1,2,4,7)}$$

• 标准或 - 与（最大项）

$$F(A,B,C)=(A+B+\overline{C})(\overline{A}+B+\overline{C})(\overline{A}+\overline{B}+\overline{C})=M_1+M_5+M_7=\prod{M(1,5,7)}$$

转化为标准形式

• 代数转换法

第一步：转换成与 - 或表达式 / 或 - 与表达式
第二步：补项，将非最小/大项的项扩展成最小/大项形式。与 - 或表达式用 $A+\overline{A}=1$ 补项；或 - 与表达式用 $A\cdot \overline{A}=0$ 补项

• 真值表转换法

列真值表，输出为 1 对应最小项，输出为 0 对应最大项

表达式化简

目标：项数最少，每一项中的变量也最少（和标准表达式不太一样，标准表达式每一项的变量都是全的）

1. 代数化简法

化简与 - 或表达式常用定理：并项律、吸收律、消去律，参见基本定理

化简或 - 与表达式：

Ⅰ 求 $F$ 的对偶式 $F'$（加变乘，乘变加）
Ⅱ 化简 $F'$（此时 $F'$ 又变成与 - 或那一套了）
Ⅲ 求化简后的 $F'$ 的对偶式，即为 $F$ 的最简或 - 与表达式

1. 卡诺图化简法

卡诺图是一种图形化的逻辑函数化简方法，通过格雷码排列（00 -> 01 -> 11 -> 10）的方式将逻辑相邻（上下、左右、首尾相接）的最小项放在物理相邻的位置。由于当变量大于 5 时难以构造，故一般最多考到 4 变量。

如何填写卡诺图？其实应当以格子对应的最小项序号为准。如果存在对应的最小项，则在对应格子填上 1。

设计过程中还会遇到无关项 d，这些无关项可 1 可 0。

然后画卡诺圈。画的时候需要遵循以下规则：

• 所有的 1 都需要被至少一个卡诺圈圈起
• 圈的个数尽量少，面积尽量大，但面积必须是 $2^k$（1、2、4、8、16）
• 卡诺圈可以 “头尾相接”，即最后一列/行的 1 可以和第一列/行的 1 圈在一起

卡诺图画法示例，注意我们写的时候 AB 和 CD 要换过来

从卡诺圈得到最小项：在一个卡诺圈内，如果一个变量的值始终为 1，则以原变量形式出现在最小项中；如果始终为 0，则以反变量形式出现；如果既有 1 也有 0，则不出现。

集成门电路

电平

逻辑值 0 和 1 在数字电路中体现就是电平。电平分为高电平和低电平。一般来讲，高电平对应 “1”，低电平对应 “0”。

高低电平之间的差值越大，逻辑值 “1” 和 “0” 的在物理层面的区别越明显，电路工作越可靠。

电路不会一直稳定。为了应对电压波动，实际的高低电平判定有范围，如理想的低电平是 0V，实际可能 0.5V 也可以判定为低电平。

常见逻辑门符号

符号标准使用国标 GB / T 4728.12-1996，参见 基本逻辑单元图形符号对照表 的 “国标符号” 部分

• 与门标 $\And$
• 或门标 $\geqslant 1$
• 非门标 $1$，门后加圆圈表示 “非”
• 与非门标 $\And$，门后加圆圈
• 或非门标 $\geqslant 1$，门后加圆圈
• 异或门标 $=1$

触发器

在数字电路中，输入信号作用前的状态称为现态，记作 $Q$；输入信号作用后的状态，称为次态，记作 $Q^{n+1}$

触发器是一种具有记忆功能的电子器件，每次可以存储 1 位二进制信息，其输出除了和输入相关，有时还和现态相关。

触发器可分为 RS 触发器、D 触发器、JK 触发器、T 触发器等类型。当输入的时钟脉冲 CP = 1 时：

当输入的时钟脉冲 CP = 0 时，所有触发器的状态保持不变，即 $Q^{n+1}=Q$。这是电平触发。电平触发的时钟信号是使能信号，在它处于某个特定电平（高电平或低电平）的整个期间，输出都会实时跟随输入的变化。当使能信号无效时，输出才 “锁存” 住最后一个值并保持不变。所有简单结构触发器均采用这一触发方式。

简单结构触发器的抗干扰能力较弱，所以实际使用的触发器结构要复杂一些，分为主从触发和边沿触发。

主从触发器有两个触发器，分为主触发器和从触发器。假设主触发器高电平有效，从触发器低电平有效，当 CP = 1 时，仅有主触发器工作（主模式），实时响应输入信号；下降沿以及低电平时，主触发器被锁定，从触发器工作（主从模式），输出主触发器锁存的值。主从 RS 触发器和主从 JK 触发器属于这一类触发

边沿触发分为上升沿（正边沿）触发和下降沿（负边沿）触发。上升沿触发只有在时钟信号从低电平（逻辑 0）跳变到高电平（逻辑 1）的那个瞬间，电路才会采样输入并更新输出；下降沿触发只有在时钟信号从高电平（逻辑 1）跳变到低电平（逻辑 0）的那个瞬间，电路才会采样输入并更新输出。在时钟周期内的其他任何时间，输入信号都不会影响输出。维持 - 阻塞 D 触发器属于上升沿触发。

触发器需要注意两个问题：一个是简单结构触发器的 “空翻” 现象，另一个是主从 JK 触发器的 “一次翻转” 现象。

“空翻” 现象指的是在同一个脉冲作用周期内触发器状态发生两次及以上的变化的现象，原因是在使能信号生效期间，输出都会实时跟随输入的变化。“一次翻转” 指的是在同一个脉冲作用周期内，主触发器的状态只能根据输入信号的变化改变一次，翻转一次后主触发器锁定，状态不再受输入影响。

几个触发器描述图表

1. 状态表

现态和对应输入下次态的输出

2. 状态图

反映状态转移关系的有向图

3. 激励表

状态转移时对输入的要求

4. 时间图（工作波形图）

状态转移在一定时间内的连续变化。按照触发方式和功能表确定判决时刻线，在时刻线上判断输出变化，其它时刻保持不变

有限状态机

上面的状态图已经可以表示一个有限状态机了。有限状态机 (FSM) 是表示有限个状态以及在这些状态之间的转移和动作等行为的数学计算模型。

一个状态机一般由这几个部分组成：状态、转移、动作、转移条件。

• 将一个系统离散化，可以得到很多种状态
• 一个状态接收一个输入执行了某些动作到达了另外一个状态的过程就是一个转移
• 在某一状态下，只有达到了转移条件，才会按照状态机的转移流程转移到下一状态，并执行相应的动作。
• 在状态机的运转过程中会有很多种动作，例如进入动作在进入状态时进行

如果你还知道 C 语言的话，switch - case 语句就可以构成一个简单的状态机。

组合逻辑电路

输出仅取决于该时刻的输入，而与过去的输入值无关，没有反馈回路。

分析组合电路的步骤

1. 确定电路的输入和输出

• 识别电路的输入变量（通常用 A、B、C 等表示）
• 确定电路的输出变量（通常用 Y、F 等表示）

2. 从输入到输出逐级分析

• 从输入端开始，逐级向输出端分析
• 写出每个门电路的输出逻辑表达式
• 将各级表达式代入，得到最终的逻辑函数

3. 化简逻辑函数

• 使用布尔代数定律化简表达式
• 或使用卡诺图进行化简

4. 列出真值表

• 根据化简后的逻辑函数，列出所有输入组合对应的输出值

5. 描述电路功能

• 根据真值表分析电路实现的逻辑功能（序列检测、加减法、码制转换）
• 确定电路的应用场合

设计组合电路的步骤

1. 建立给定问题的逻辑描述

• 设定输入、输出变量组成。一个二进制位对应一个独立变量。输出变量根据逻辑决定数量，两个没有直接逻辑关系的行为分属两个变量。
• 常用分析方法有真值表法（通用方法但是比较累）和分析方法（比较简洁但是难）

2. 求出逻辑函数的最简表达式

参考 表达式化简

3. 选择逻辑门类型，并进行逻辑函数变换
4. 画出逻辑电路图

设计路线不是唯一的。我们不要求最简洁的做法，只需要逻辑功能正确即可

设计过程中的几个问题

无关项

如果输入变量的某些取值组合不会出现或者对这些组合的输出不关心，则称这些输入项为无关项，用 X 或 d 表示

在卡诺图化简中，这些无关项的取值可 1 可 0，因此可以灵活选择以符合 “卡诺圈面积尽量大” 的规则

多输出函数

能掌握掌握，不能掌握可以不用，这是锦上添花的做法

不提供反变量

最直接的做法就是接一个非门，但设计结果往往不经济，因此不提供反变量也意味着使用最少的非门（或不使用）。具体怎么实现看题目有没有限制逻辑门使用。

没有一种系统而有效的方法以设计出不提供反变量的最简电路，因此灵活处理即可

中规模组合逻辑电路

中规模组合逻辑电路主要有以下种类芯片：加法器、译码器、数据选择器

加法器

加法器分为半加器和全加器。半加器不考虑来自低位的进位，而全加器需要考虑来自低位的进位。

半加器

半加器的输入是 $A_i$、$B_i$，输出是本位和 $S_i$ 与本位进位 $C_i$

$$S_i=A_i \oplus B_i,\ C_i=A_iB_i$$

由于单个半加器不接受低位进位，因此只能对 1 位二进制数执行相加运算，也可以作为级联构成的加法器的第一级（因为此时没低位）

全加器

半加器的输入是 $A_i$、$B_i$ 和低位进位 $C_{i-1}$，输出是本位和 $S_i$ 与本位进位 $C_i$

由于单个全加器接受低位进位，因此可以级联构成多位二进制数的加法器。

有两种方法得到全加器：

• 通过完整的组合逻辑电路设计步骤，从真值表、卡诺图、表达式得到
• 通过两个半加器的叠加

全加器的构成方法

按进位方式分类，全加器可分为串行进位二进制加法器和超前进位二进制并行加法器

• 串行进位二进制加法器

由全加器级联构成，高位的进位输入依赖于低位的进位输出

• 超前进位二进制并行加法器

此内容较为困难，故仅介绍采用此方式的芯片

74283

74283 属于超前进位二进制并行加法器，有 4 个被加数输入端 $A_i$、4 个加数输入端 $B_i$、1 个低位进位输入端、4 个本位和输出端 $F_i$、1 个本位进位输出端

• 码制转换（8421 码和余 3 码）

  将 8421 码转换成余 3 码，只需要固定加数输入为 0011（3 的补码）；将余 3 码转换成 8421 码，只需要固定加数为 1101（-3 的补码），或者固定加数为 1100（-3 的反码），缺少的 “1” 由低位输出补齐；若要实现二者的互换，则引入控制信号 $M$ 接入低位进位端和固定加数端，当 $M=0$ 时实现将 8421 码转换成余 3 码，当 $M=1$ 时实现将余 3 码转换成 8421 码。

• 余 3 码的加法

  由于余 3 码有修正机制（有进位时加 3，没进位时减 3），因此需要两片 74283，其中一片用于修正。

• 乘法

  依照小学学过的竖式乘法，计算各位输出。（分析法）得到的输出应和此式相似：$Z_1=a_1b_1+0$，那么 $a_1b_1$ 接入 $A_1$/$B_1$，$0$ 接入 $B_1$/$A_1$

译码器

译码即将二进制代码的原意 “翻译” 出来，还原成原特定含义的信息。输入是一组二进制代码，输出是一组对应的高低电平信号，只有一个输出端呈现有效信号。

变量译码器是将 $n$ 位二进制输入变量译为 $2^n$ 个不同输出信号的电路，每个输出对应一种输入代码，即一个 $n$ 变量最小项。由于输出的是最小项，因此在化简逻辑函数表达式时需要将表达式写作最小项表示

课程所用的译码器输出均为低电平有效，因此化简后，需要再次变换让最小项带上 “非”，例如 $m_1+m_2+m_4+m_7$ 应该转换成 $\overline{\overline{m_1}\cdot\overline{m_2}\cdot\overline{m_4}\cdot\overline{m_7}}$

代表芯片是 74138（3-8 线译码器）、74139（双 2-4 线译码器）

74138

74138 是 3-8 线译码器，具有三个输入、八个输出以及三个使能端。当使能端 $S_1=1$，$\overline{S_2}+\overline{S_3}=0$ 时，译码器才正常工作

74139

2-4 线译码器具有两个输入、四个输出以及一个使能端。当使能端 $\overline{E}=0$ 时，译码器才正常工作。

74139 是双 2-4 线译码器，就是两个 2-4 线译码器并排黏合组成的

译码器的扩展

在解决 $n$ 输入问题时，除了对应使用 $n$ 输入的译码器，还可以使用多个 $n-1$ 输入的译码器。由于一个译码器只能覆盖目标输出的一部分，因此需要片选译码器以分段输出需要的最小项。

两个 2-4 译码器可以构成一个 3-8 译码器，两个 3-8 译码器可以构成一个 4-16 译码器。设计时可以利用译码器的使能端，将最高位分别接入两片译码器的不同使能端，使得同一个最高位内，仅有一片输出译码器正常工作

如果用 2-4 译码器构成 4-16 译码器呢？从输出来看，我们至少需要 4 个 2-4 译码器作为输出端（$4×4=16$），但 2-4 译码器满打满算也就只有 2 + 1 = 3 个输入端，连 4 位输入都无法满足。因此，我们还需要一个 2-4 译码器 “压缩” 一部分输入，总共五个 2-4 译码器。高二位和一个使能信号接压缩输入的那个译码器，其输出和低二位分别作为四个输出译码器的输入。

函数发生

译码器输出最小项，而逻辑函数就可以用最小项之和表示。因此，译码器可以生成我们需要的逻辑函数

例如，通过真值表得知，全加器的输出函数可以这么表示：

$$S_i(A_i,B_i,C_{i-1})=\sum{m(1,2,4,7)},\ C_i=(A_i,B_i,C_{i-1})=\sum{m(3,5,6,7)}$$

转换得到译码器工作模式

数据选择器

通过选择变量选择需要输出哪一路的数据，当选择变量符合对应最小项下标，则将选择变量与上数据输出。$n$ 个选择变量可以控制 $2^n$ 个数据输出。

$n$ 选 1 数据选择器的输出函数表达通式：$F=\sum_{i=0}^{n-1}{m_iD_i}$，其中 $m_i$ 表示选择变量的最小项

课程主要使用 74153（四选一）和 74151（八选一）

74153

4 个数据输入端，2 个选择变量端，1 个输出端，1 个使能端。当使能端 $\overline{E}$ 为 0 时，数据选择器正常工作

实际应用时会将两个四选一 MUX 合并成一个 74153

74151

8 个数据输入端，3 个选择变量端，1 个输出端，1 个使能端。当使能端 $\overline{E}$ 为 0 时，数据选择器正常工作

数据选择器的扩展

用 2 个 4 选 1 构成一个 8 选 1，用 2 个 8 选 1 构成一个 16 选 1

函数发生

由上面的通式可知，数据选择器可以输出选择变量的最小项。给不同的 $D_i$ 赋予不同数据，就可以选取不同的完整最小项，从而实现函数发生。

$n$ 个控制变量可以实现 $n+1$ 变量的函数发生（有一个变量可以接到数据端）

时序逻辑电路

按输入脉冲同步与否，将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。同步时序逻辑电路有一个统一的时钟脉冲控制每个触发器的状态，即每个触发器的 CP 端连接同一个脉冲；异步时序逻辑电路则没有，存在有的触发器的 CP 端连接到另外的脉冲上

根据输出信号的特点，将同步时序逻辑电路分为 Mealy 型和 Moore 型电路。Mealy 型电路的输出不仅和触发器现态 $Q$ 有关，还和当前的输入 X 有关；Moore 型电路的输出仅和触发器现态 $Q$ 有关

换句话说，就是看输入连接到哪些元件上了。如果输入存在直接连到最后输出的逻辑门上的分支，那么就是 Mealy 型电路。

时序电路的电路性质就是按这两点来描述的。

描述方法

1. 逻辑函数表达式

分为输出函数表达式、激励函数表达式（驱动方程）和次态函数表达式。

输出函数表达式就是电路输出与输入和现态之间的关系表达式；激励函数表达式是存储电路的输入（电路内部）与输入和现态之间的关系表达式，具体来讲就是触发器的输入与输入和现态之间的关系表达式，一般从高序号到低序号写；次态函数表达式是次态与激励函数和现态之间关系表达式。

2. 状态表

反映输出 $Z$、次态 $y^{n+1}$ 和输入 $x$、现态 $y$ 之间的关系

Mealy 型电路的状态表：

输出跟着输入走

Moore 型电路的状态表：

输出和输入无关

状态表简化得到转换表

3. 状态图

反映状态转移规律，由状态表得出

Mealy 型电路的状态转换图：

Moore 型电路的状态转换图：

简化得到转换图，只表示状态转换顺序

4. 时间图（工作波形图）

状态转移在一定时间内的连续变化。按照触发方式和功能表确定判决时刻线，在时刻线上判断输出变化，其它时刻保持不变

分析方法

表格分析法

1. 确定电路类型，是 Mealy 型还是 Moore 型
2. 写出输出函数表达式和激励函数表达式
3. 列出次态真值表

4. 由次态真值表和输出函数表达式，作出状态图和状态表
5. 画出时序图和时间图，文字说明电路逻辑功能

代数分析法

1. 确定电路类型
2. 写出输出函数表达式和激励函数表达式
3. 将激励函数表达式代入触发器的次态方程，得到电路的次态方程
4. 由次态方程和输出函数表达式，作出状态图和状态表
5. 画出时序图和时间图，文字说明电路逻辑功能

设计方法

小规模同步时序逻辑电路主要设计计数器和序列检测器。触发器一般使用 JK 触发器

计数器

计数器，顾名思义就是在时钟的节拍下进行计数。计数器在工作时，所经历的状态是周期性的、有限的。我们将一次循环所包含的状态总数称为模数 $M$，包含 $n$ 个触发器的最大模数 $M=2^n$。

计数器也称为分频器。模 $M$ 计数器的输出端的信号频率是 CP 信号的 $\frac{1}{M}$

计数器只需要时钟脉冲以使触发器工作，不需要额外输入，因此计数器电路属于 Moore 型电路

1. 输入输出变量
2. 建立状态图和状态表。状态图仅包括从状态 $S_0$ 到 $S_{n-1}$ 的状态，状态表则要讨论全部状态（包含无效状态 d）
3. 求出各触发器输出端的卡诺图
4. 写出电路的状态方程和输出方程
5. 求出驱动方程
6. 画电路图
7. 检查电路能否自启动。具体来说，如果所有无效状态经过有限个时钟周期后可以转换为某个有效状态，进入正常循环，那么电路就可以 “自启动”

序列检测器

序列检测器用于检测是否连续输入某个序列。

1. 建立原始状态图、原始状态表。原始状态图和原始状态表均只讨论题目明确说明的有效状态
2. 状态化简。合并等价状态。
3. 状态编码。根据化简后的状态数量确定触发器数量，进而确定每个状态要用几位编码。状态编码根据格雷码排序，需要讨论无效状态
4. 求驱动方程和输出方程
5. 画电路图
6. 检查自启动特性

状态化简

判断两个状态等价有两个条件：输出相同且次态等价。次态等价指两个状态的次态相等（等价）、交错（即 $S_i$​ 的次态是 $S_j$​，$S_j$​ 的次态是 $S_i$）、循环（多个状态相互依赖）或者不变

状态化简分为两个方法：目测法和隐含表法

目测法就是按上面的定义 义眼盯真 目视找出等价状态。很明显只有明显的状态对才能被找出。

隐含表法遵循以下步骤：

1. 构成隐含表（横去尾、纵去头排列状态，等差阶梯状表格）
2. 顺序比较：比较结果打 “√” 或 “×”，如果需要进一步确认则填上等效需要的条件状态对
3. 关联比较状态对：查看条件状态对是否等价，如不等价则打 “×”
4. 形成最大等效类：等价关系具有传递性，如等价对 AD、BD 等价，则最大等效类为 ABD
5. 合并状态

中规模时序逻辑电路

中规模组合逻辑电路主要有以下种类芯片：计数器和寄存器

同步计数器

本课程使用 74161 芯片。74161 的计数进制（模数）为十六进制，输出 4 位二进制码。置数方式采用同步方式，清零方式采用异步方式

异步方式只需要使能信号有效即可（即时响应），而同步方式需要使能信号有效 + 时钟边沿到来（定时响应）

74161 有 4 个置数输入端、2 个使能输入端 T 和 P、异步清零端 $\overline{C_r}$、同步预置端 $\overline{L_D}$、脉冲输入端 CP、溢出进位输出端 $O_C$ 和 4 个数据输出端 $Q_DQ_CQ_BQ_A$（高位到低位，严格按照此字母顺序）

当 $\overline{C_r}=\overline{L_D}=1$ 且 $T\cdot P=0$ 时处于输出保持状态；在计数器正常工作状态（$T\cdot P=1$）下，当同步计数器加到 $1111$ 时，$O_C=T\cdot Q_D\cdot Q_C\cdot Q_B\cdot Q_A=1$

构成小于十六进制的计数器

两种方法：

• 反馈复位法

从输出端接收到特定信号时将信号返回给清零端 $C_r$。由于异步方式清零，因此设计 $M$ 进制计数器时，反馈复位法需要 $M+1$ 个状态以防止有效状态被清零，并且因为清零端从接受信号到清零中间有时间差，因此时间图会有毛刺

• 反馈预置法

从输出端接收到特定信号时将信号返回给预置端 $L_D$。由于同步方式置数，因此设计 $M$ 进制计数器时，反馈预置法只需要 $M$ 个状态且没有毛刺

如果预置数为 0，那么计数从 0 → M 循环；预置数为 (16 - M)，那么计数从预置数 → M 循环

构成大于十六进制的计数器

首先确定需要几位输出。$M$ 进制计数器所需状态数应在 $2^{n-1} \lt M \leqslant 2^{n}$ 内，则需要 $n$ 位输出，那么就需要 $4(k-1) \lt n \leqslant 4k$，即 k 个 74161 芯片。

芯片之间的两种连接方法：

• 同步连接法

两片芯片输入相同的 CP，片 2 的两个使能信号均引自片 1 的 $O_C$ 端

• 异步连接法

片 2 的 CP 来自片 1 的 $\overline{O_C}$（加非门），两片芯片的使能信号始终生效

异步计数器

异步二进制计数器由 $T'$ 触发器构成（而 $T'$ 触发器又可由 JK 触发器或 D 触发器构成），触发器之间串接，低位触发器的输出作为高位触发器的时钟

一个考点是判断是加法还是减法计数器

判断方法是看 $Q_{i-1}$（低位输出）和 $CP_{i}$（高位脉冲端）之间的连接情况。如果连起偶数个（0 / 2 个）圆圈，则为减法计数器；如果连起奇数个（1 个）圆圈，则为加法计数器

代表芯片是 7490 芯片

按指定码制构成十进制计数器

• 8421 码

将 $Q_A$ 与 $CP_B$ 相连，计数脉冲从 $CP_A$ 输入。$Q_DQ_CQ_BQ_A$输出，构成 8421 码计数器

• 5421 码

将 $Q_D$ 与 $CP_A$ 相连，计数脉冲从 $CP_B$ 输入。$Q_DQ_CQ_BQ_A$输出，构成 5421 码计数器

实现 10 以内 M 进制计数器

把 M 进制对应的输出端为 1 的输出相与后反馈到清零端，作为计数满整清零信号

实现 11 - 100 的 M 进制计数器

1. 由两片（个位和十位）7490 扩展成 100 进制

两芯片均连接成十进制，时钟脉冲从个位 $CP_0$ 进，个位的 $Q_3$ 与十位芯片的 $CP_0$ 相连即可，

2. 把 M 进制所对应的十位、个位芯片上输出为 1 的端相与后反馈到清零端，作为个位和十位的计数满整清零信号

计数型序列发生器

循环产生指定序列。$n$ 位长度的序列需要 $n$ 个状态，即需要先构成 $n$ 进制计数器。

计数器的计数输出需要翻译为 1 位二进制，可以使用基本逻辑门实现

或者将计数器输出引入译码器（74138）或数据选择器（74151）。

如果使用译码器，则把 “序列输出 F 为 1 的那些状态” 找出来，用译码器把这些状态 “识别” 出来，然后把识别结果 “与非” 在一起。

如果使用数据选择器，则数据选择器的数据输入端设置为指定的序列值

寄存器

寄存器用于暂时存放一组二进制代码，由触发器和控制门构成。

基本寄存器有读出、写入、复位（清零）功能，使用 D 触发器构成最简单。一个 $n$ 位寄存器由 $n$ 个触发器构成，能存放 $n$ 位二进制数

移位寄存器在基本寄存器的基础上增加了左移 / 右移功能。右移指 $Q^{n+1}_{i}=Q^{n}_{i-1}$，左移指 $Q^{n+1}_{i}=Q^{n}_{i+1}$。空出来的位置由对应的串行输入取代，被挤出去的数据就没有了

代表芯片是 74194，实现了双向移位

这个芯片比较难 QAQ

环形和扭环形计数器

环形计数器的有效循环为：唯一的 1 右移，或者唯一的 0 左移

环形计数器的状态利用率低，$n$ 个触发器构成的环形计数器仅有 $n$ 个有效状态，有 $2^n-n$ 个无效状态

扭环形计数器的有效循环为：从左到右，1 填满 0；从右到左，0 填满 1

扭环形计数器的状态利用率较高，$n$ 个触发器构成的环形计数器有 $2n$ 个有效状态，有 $2^n-2n$ 个无效状态

扭环形计数器也可以用 74194 芯片构成。

奇数分频器

本质计数器，按反馈预置法接线

有一个规律：使用 74194 芯片右移时，置数端

• 接 $\overline{Q_D}$ 是模 8 计数
• 接 $\overline{Q_C}$ 是模 6 计数
• 接 $\overline{Q_B}$ 是模 4 计数
• 接 $\overline{Q_A}$ 是模 2 计数
• 接 $\overline{Q_DQ_C}$ 是模 $\frac{8+6}{2}=7$ 计数
• 接 $\overline{Q_CQ_B}$ 是模 $\frac{6+4}{2}=5$ 计数
• 接 $\overline{Q_DQ_B}$ 是模 $\frac{8+4}{2}=6$ 计数

脉冲型序列发生器

先设置左移右移，然后设计反馈电路

实验提示

建议使用芯片乃至实验仪前测试一下功能。基础门电路芯片尽量对每个门（至少测你需要的门）都测一遍功能，不然会成小丑 🤡

数码管记得 “共阳极” 接法，即在数码管右侧、逻辑灯泡的左下角，有对 “-5V” 和 “+5V” 的接口，将它们连一起。否则你的数码管数值会乱跳，然后求助老师并收获一番质问 😦

要对自己的电路有信心。也可以先用 Multisim 仿真一下结果

一般实验的数据记录可以提前写，因为我们做的毕竟是 “理论验证实验” 🤣

实验考试难度，就我抽到的题目（74161 实现模 10 计数器）而言，不会超过实验书的实验难度（远远没达到综合实验的难度），但一定要带实验书和一般实验的报告，因为你要看芯片的接线图的！